Description du poste

• Piloter et gérer le flux d’intégration RTL-to-Post CTS pour des blocs hiérarchiques de grande taille et le SoC de niveau top.

• Gérer l’intégration DFT au niveau bloc et top, incluant le scan stitching et l’implémentation des modes de test.

• Intégrer de multiples IP et sous-systèmes (dont des PHY haute vitesse et des contrôleurs tels que UCIe, PCIe, HBM), en garantissant la connectivité de test et les contraintes de timing.

• Définir et gérer les stratégies d’intégration hiérarchique, incluant le partitionnement, les recommandations de floorplanning et le budgétage des interfaces (timing, congestion, alimentation et test).

• Développer, maintenir et valider les contraintes de timing et de test (SDC), y compris les scénarios multi-mode multi-corner (MMMC) couvrant les modes fonctionnel et test.

• Piloter la fermeture du timing à travers la hiérarchie, incluant la correction setup/hold et l’implémentatio...